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| | 智芯科技最优化设计案例 | | 发表时间：2006-9-29 来源： | | 关键字：智芯科技 设计案例 | | | 凭借着运用EDA工具的娴熟技巧和能力、专有的最优化设计方法、以及来自于第三方供应商的全面的设计工具组合，智芯科技可以使您的设计达到最优化、满足您产品的特殊需要，例如最大限度地提高您的产品性能、尽可能地降低便携式产品的功耗、降低消费类产品的芯片尺寸或器件的成本、或者只是更快地完成一个设计项目。
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最优化设计案例3：降低0.13u（或更小）设计的漏电流
当一项设计采用的工艺为130nm或更低时，静态漏电流就会成为一个严重的问题。在更早些的工艺条件下，静态漏电流并不是太大的问题，然而在130nm设计中，电流漏损可能占到整个芯片功耗的20-30%，在90nm设计中会有更高的漏损功耗。在先前的180nm设计中，静态电流漏损一般低于整个芯片功耗的3-5%。由于芯片功耗的保守计算，这样小的漏损一般都忽略不计。
大多数代工厂提供独立的高电压单元库和低电压单元库。一些代工厂拥有中间临界值的第三种单元库。Vt是电路门中决定晶体管开关的门槛电压。那么这意味着什么呢？低电压晶体管一般具有新工艺所带来的高性能，但面临着很高的电流漏损问题。高电压单元库的电流漏损可能比低电压的小十倍，但是性能较差。如果您的设计中几乎没有关键的速度路径，你可以使用高电压、低漏损的单元库，这同样能够减小核的尺寸，减小的幅度是0.18u单元的两倍。
然而，如果您的设计偏重于性能，并且需要低电压单元来达到时序的要求，那么您可以采用1.3瓦特的设计代替1.0瓦特而无须在温度上达到封装的要求。部分供应商在进行设计时，会在高性能的模块上使用低电压单元，在其他模块上使用高电压单元，从而达到降低功耗的要求。
智芯可以根据速度路径的时序要求为每一个逻辑门选择高电压或低电压单元。目前行业内很少有公司具有这样的能力。在一个普通的设计中，关键速度路径中只包含了20%的门。在一般的设计中，智芯可以将漏电流降低10倍，而逻辑核可以降低80%。这很大程度的减少了您设计中的静态电流漏损。
最优化案例4：在一定的设计约束条件下进行快速原型调整
智芯的设计流程从"快速原型设计"开始，整个设计在轻量快速的模式中进行。这样可以使工程师在设计的初期阶段就能发现问题，而在此时还可以较容易地修改。同时，如果一些设计问题可以在逻辑层面得到解决，那么客户也可以在整个设计过程的较早阶段就获悉这些问题。
智芯与其他进行快速原型设计的公司不同的是，我们可以在这一阶段做更多的事，从而避免在设计的后期阶段才突然发现问题。
在快速原型设计中，一个设计要经过综合、版图规划、布局布线、提取和时序分析。在这个过程中，需要插入时钟树、定义多余门阀结构、插入扫描测试。在一个分级设计中，需要进行线路堵塞的分析、更改模块的纵横比率来减轻线路堵塞问题。此外，还可能调整模块尺寸以平衡设计中的密度问题与模块之间的时序限制，这样就分散了设计过程中所遇到问题，从而能够加快器件的整体设计进度。
当设计达到了快速原型设计核对表中所规定的标准，那么可以在一个规范、渐进式的工厂模式中完成设计，从而提供可靠、可预测的进度表和设计结果。
最优化案例5：性能提高
智芯在使用Synopsys公司的Physical Compiler方面有着深入全面的专门技术。很多公司因为相对昂贵的价格而无法使用这个工具。Physical Compiler可以进行逻辑综合、在版图规划中进行门的布局、优化连接加载的逻辑设计和连接之间的延迟。这很大程度上加快了设计进程。
然而，智芯的工程师可以让Physical Compiler成为最优化设计的完美平台。对于那些要求高性能的设计来说，巧妙地运用这种工具可以使设计的性能提高30%。
性能的提高需要精湛的技术。我们有许多来自Synopsys的工程师，他们对Physical Compiler的应用非常熟悉，同时十分了解这种工具的潜在能力。这也最大程度地推动了该工具与智芯最优化理念的结合。
此外，智芯还拥有其他许多提升设计性能的方法，例如：时钟树设计、特殊的门尺寸, 缓冲技术, 电源网格设计和隔离，以及封装设计。
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